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11、数字集成电路高级设计工程师 -----北京

工作性质：全职 
工作地点：北京 
工作经验：1-3年 
学历：本科以上  
语言要求：不限 

职位描述：

1. 根据产品规范进行结构定义。
2. 使用Verilog语言进行模块级逻辑设计及实现。
3. Testbench生成，使用Verilog, Vera或TCL语言进行模块/芯片/系统级验证。
4. 设计综合，DFT与定时分析。
5. 参与测试模式生成、后端验证以及版图审阅。

职位要求：

• 电子、通信、微电子工程、计算机专业本科以上学历。
• 3年以上工作经验；2年以上使用高级语言（Verilog优先）数字设计经验。了解ASIC FE 设计流程，如代码编写、仿真、验证、综合、版图审阅、DFT和STA。
• 熟练掌握Synopsis、Cadence或者Mentor的 EDA工具，如NC-Verilog, VCS, DC/PC and PrimeTime.
• 有良好的英语读写和听说能力；有良好的沟通协作能力和敬业精神。

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